DDR
DDR2-DRAMの概要
DDR2-DRAMでは高速化を実現するためにいろいろな改良が施されています。以下にその主な点をまとめます。
SSTL
高速化されたDDR-SDRAMでも信号品質を維持できるように、SDR-SDRAMのLV-TTLに代わってJEDEC規格で標準化された信号インタフェースがSSTLです。スタブとなる分岐配線に直列終端抵抗を挿入し、信号の乱れを防ぐようにした伝送路です。
I/O電源電圧により、SSTL_3（3.3V）、SSTL_2（2.5V）と呼ばれ、DDR2-DRAMでは1.8VのSSTL_18が採用されています。
プリフェッチ
CPUが実行するプログラムや画像データは連続な番地に配置されたデータを読み書きする傾向にあります。そこでまとまった番地を連続的にアクセスするバースト転送がメモリ・アクセスに取り入れられました。そのバースト転送を前提に、DDR-DRAMでは内部でメモリ・セル・アレイから1クロックで2ワードを同時に読み出し、1/2クロックごとに1ワード分を転送することで、外部インタフェースの高速化を実現しました。DDR2-DRAMではさらにDDR-DRAMの倍の4ワードを同時に読み出し、内部クロックの2倍の1/2クロックごとに1ワード分を転送することで、同じ内部動作周波数のままで、より高速化を実現しています。
クロックとストローブ
DDR-DRAMから、メモリ・コントローラ間のデータ転送は、データ（DQ）に対してストローブ・パルス（DQS）を併走させる同期式（ソース・シンクロナス）のパラレル・インタフェースを採用しています。データとストローブの転送の方向を揃えることで、グローバル・クロックで生じる、書き込みと読み出しの際のデータとクロックとのずれをなくしています。さらにDDR-DRAMからはジッタ低減のためにクロックが差動化されました。DDR2-DRAMではDQSも差動化されました。
ODT
ODT（On Die Termination）はDDR2-DRAMに新しく追加された機能で、DRAM内部に終端抵抗を持つことにより、信号の反射を低減する機能です。外部で終端する場合、終端抵抗までのトレースの電気長により、信号が乱れることを防ぎます。外部抵抗を使用しないので、部品点数、レイアウト・スペースを削減できます。
FBGA
DDR2-DRAMチップのパッケージは、JEDECの規定でFBGA（Fine pitch Ball Grid Array）を使用しています。DDR-DRAMで使用していたTSOP（Thin Small Outline Package）に比較して、寄生容量や寄生インダクタンスなどが低いため、信号特性として高い性能が得られ、実装面積も少ないのが特徴です。
※ただし、信号端子がデバイス真下に位置するため、基板上に実装した場合、信号に当たることができないため、テスト・ポイントを考慮する必要があります。
| SDR | DDR | DDR2 | |
|---|---|---|---|
| データ・レート | 100/133 /167MT/s |
200/266 /333/400MT/s |
400/533 /667/800MT/s |
| クロック周波数 | 100/133 /167MHz |
100/133 /166/200MHz |
200/266 /333/400MHz |
| VDD | 3.3V | 2.5V | 1.8V |
| インタフェース | LV-TTL | SSTL_2 | SSTL_18 |
| I/O幅 | x16/x32 | x4/x8/x16/x32 | x4/x8/x16 |
| バンク数 | 2/4 | 4 | 4/8 |
| プリフェッチ | 1 | 2 | 4 |
| バースト長 | 1、2、4、8（ページ） | 2、4、8 | 4、8 |
| ストローブ | - | シングルエンド | シングルエンド、 あるいは差動 |
| クロック | シングルエンド | 差動 | 差動 |
| 終端 | - | VTへの並列終端 | ODT（ On Die Termination ） あるいはボード上でのVTへの並列終端 |
| リード・レイテンシ | CL=(1)、2、3 | CL=(1.5)、2、 2.5、3 | CL=(2)、3、 4、 5 AL=0、1、2、4 |
| ライト・ レイテンシ |
0 | 1 | RL=1 |
| パッケージ | TSOP | TSOP/FBGA / LQFP |
FBGA |